Stellenbeschreibung
Ihre Aufgaben Entwicklung und Implementierung von DFT- (Design for Test) und BIST- (Built-In Self-Test) Konzepten sowie IPs zur Maximierung der Testabdeckung bei gleichzeitiger Kostenoptimierung Erstellung und Automatisierung von Skripten zur Scan-Einfügung sowie Generierung von ATPG-Testmustern Durchführung von Testabdeckungsanalysen und Ableitung von Verbesserungen Verantwortung für SOC-Design-for-Test-Aktivitäten in komplexen Projekten – von der Planung bis zur erfolgreichen Umsetzung Umsetzung von DFT-Implementierungen auf Chip- und Blockebene gemäß Spezifikationen, Qualitäts- und Herstellbarkeitszielen Weiterentwicklung und Innovation der DFT-Methodik in enger Zusammenarbeit mit Chipdesign, Halbleiterfertigung und angrenzenden Bereichen Erstellung, Simulation und Validierung von Testmustern für Produktionstests Implementierung und Verifizierung von DFT-Strukturen (z. B. LBIST, MBIST, IP-Tests, Scan, Komprimierung) Technische Unterstützung und Beratung interner Stakeholder wie DFT-Ingenieure, Digitaldesigner und Testentwicklungsteams Zusammenarbeit mit funktionsübergreifenden Teams zur Definition von DFT-Strategien, Design-Flows und Verifizierungsprozessen Kontinuierliche Optimierung von DFT-Prozessen und Methoden zur Steigerung von Effizienz und Qualität Ihr Profil Abgeschlossenes Studium der Elektrotechnik, Mikroelektronik, Physik oder eine vergleichbare Qualifikation Mehrjährige Erfahrung im DFT-Engineering mit nachweislicher Expertise in technischen Innovationen Fundierte Kenntnisse in der Entwicklung von DFT-Spezifikationen, Architekturen und Methoden Erfahrung mit ATPG, JTAG, MBIST sowie Verständnis der Abwägung zwischen Testqualität und Testzeit Kenntnisse in SystemVerilog RTL, TCL, Python sowie Erfahrung in Unix/Linux-Umgebungen Vertraut mit den DFT-Tools von Siemens, Cadence und Synopsys Sehr gute Englischkenntnisse in Wort und Schrift Ausgeprägte Kommunikations- und Teamfähigkeit sowie Kundenorientierung Hohe Motivation, Eigeninitiative und die Fähigkeit, andere zu inspirieren